simulación – Susana Canel. Curso de VHDL

Lección 20.V137. Optimización del hardware de la UART RS-232 a 115200 bps. Simulación y prueba en la plaqueta.

En este video te muestro cómo economizar recursos del hardware hasta llegar a la optimización del circuito sintetizado del receptor de la UART RS-232. La velocidad de la comunicación serie es de 115200 bps. Uso la descripción con un único reloj. Te muestro los informes que emite el compilador del Quartus II para las distintas modificaciones de la descripción y también uso la herramienta Netlist Viewers del Quartus para analizar RTL Viewer y Technology Map Viewer para los distintos casos de optimizaciones. Realizo la simulación con el GTKWave. Luego pruebo el correcto funcionamiento usando la plaqueta de Altera DE1, conectada a la computadora a través de la línea RS-232.

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Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en http://susycursos.com/contactame/.

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Lección 20.V135. Testbench: receptor de la UART RS-232. Relación entre el baud-rate y el muestreo. Solución. Simulación.

En este video te explico el testbench para probar el receptor de la UART RS-232. Realizo la simulación y te explico las formas de onda de las señales. Analizo el problema que se genera cuando no se elije bien la relación entre el baud-rate y la señal de muestreo de mayor frecuencia. Explico una de las soluciones dejando la otra para un video sucesivo.

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Lección 20.V133. Testbench del transmisor de la UART RS-232 enviando un mensaje. Simulación con GTKWave.

En este video te explico el testbench del transmisor de la UART RS-232. Luego simulo con GTKWave y te explico detalladamente las formas de onda. Te muestro un script hecho especialmente para este testbench.

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Lección 19.V130. Simulación de la memoria SRAM estática, sincrónica, con bus bidireccional. Script.

Simulo la memoria SRAM estática, sincrónica, con bus de datos bidireccional, usando el GTKWave. Muestro el contenido interno de la memoria. Explico el funcionamiento del bus bidireccional y de los ciclos de escritura y de lectura. Verifico si se cumplen los tiempos especificados en la hoja de datos de la memoria que usé como referencia. Luego muestro el “script” que realicé para esta simulación y cómo guardar una simulación y recuperar las selecciones con los valores actualizados usando el GTKWave.

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Lección 10.V52. Testbench de un flip-flop D. Generación del reloj.

En este testbench del flip-flop D modelizo el tiempo para poder generar la señal periodica del reloj. Uso constantes, división entera entre constantes (con truncamiento) para generar el periodo de la señal de reloj. Uso el tipo de datos físico, o sea aquellos que tienen un valor y una unidad, en este caso “time”. Defino una señal de tipo “booleano” para detener un proceso. Uso dos procesos, recuerdo que se ejecutan en modo concurrente. Modelizo el tiempo de establecimiento, el tiempo de mantenimiento y genero el ancho de los pulsos. Genero una señal pulsante infinita. Simulo con el ModelSim para verificar el correcto funcionamiento de la descripción y también la generación de la señal del reloj y los distintos tiempos modelizados. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en http://susycursos.com/contactame/ .

Lección 10.V51. Programa para dibujar secuencias de pulsos.

En este video te explico un sencillo programa – o sea VHDL de simulación para el simulador ModelSim – en el cual modelizo el tiempo. Explico como asignarle a una señal una secuencia de pulsos de distinto ancho. También te explico cómo hacer un programa VHDL para el simulador. Simulo y vemos las señales generadas.

En los próximos testbenchs vamos a necesitar saber dibujar una secuencia de pulsos. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en http://susycursos.com/contactame/

Programa VHDL para el simulador para dibujar secuencias de pulsos.

Lección 9.V49. Testbench y simulación de un latch SR con reset prioritario.

En este video te muestro el testbench para el latch SR con reset prioritario. Luego lo uso para verificar el correcto funcionamiento realizando la simulación a través del ModelSim. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en http://susycursos.com/contactame/

Lección 8.V44. Testbench para 4 dígitos de un display de 7 segmentos.

En este video te muestro el testbench para un display de 4 dígitos de 7 segmentos.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” http://susycursos.com/contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench para el display de 4 dígitos de 7 segmentos.

Última parte del código del testbench para el display de 4 dígitos de 7 segmentos.

Forma de ondas del display de 4 dígitos de 7 segmentos.

Lección 8.V35. Testbench para el sumador genérico de magnitudes. Varias tablas (array). For…loop.

En este video te muestro un testbench para el sumador genérico de magnitudes de N bits. Uso tablas para generar los estímulos de entrada (type … array) y también los valores esperados de la suma y del acarreo de salida. Con un simple for…loop verifico los 11 casos que elegí en las tablas. Uso los atributos ‘range e ‘image. Incluyo el package numeric_std para poder usar la función: to_integer.
Para finalizar uso el testbench para simular y te muestro el resultado.
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Primera parte del código del testbench del sumador genérico de magnitudes.

Última parte del código del testbench del sumador genérico de magnitudes.

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
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