Lección 10.V52. Testbench de un flip-flop D. Generación del reloj.

En este testbench del flip-flop D modelizo el tiempo para poder generar la señal periodica del reloj. Uso constantes, división entera entre constantes (con truncamiento) para generar el periodo de la señal de reloj. Uso el tipo de datos físico, o sea aquellos que tienen un valor y una unidad, en este caso “time”. Defino una señal de tipo “booleano” para detener un proceso. Uso dos procesos, recuerdo que se ejecutan en modo concurrente. Modelizo el tiempo de establecimiento, el tiempo de mantenimiento y genero el ancho de los pulsos. Genero una señal pulsante infinita. Simulo con el ModelSim para verificar el correcto funcionamiento de la descripción y también la generación de la señal del reloj y los distintos tiempos modelizados. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en https://susycursos.com/contactame/ .

Lección 10.V51. Programa para dibujar secuencias de pulsos.

En este video te explico un sencillo programa – o sea VHDL de simulación para el simulador ModelSim – en el cual modelizo el tiempo. Explico como asignarle a una señal una secuencia de pulsos de distinto ancho. También te explico cómo hacer un programa VHDL para el simulador. Simulo y vemos las señales generadas.

En los próximos testbenchs vamos a necesitar saber dibujar una secuencia de pulsos. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en https://susycursos.com/contactame/

Programa VHDL para el simulador para dibujar secuencias de pulsos.

Lección 9.V49. Testbench y simulación de un latch SR con reset prioritario.

En este video te muestro el testbench para el latch SR con reset prioritario. Luego lo uso para verificar el correcto funcionamiento realizando la simulación a través del ModelSim. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en https://susycursos.com/contactame/

Lección 8.V44. Testbench para 4 dígitos de un display de 7 segmentos.

En este video te muestro el testbench para un display de 4 dígitos de 7 segmentos.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” https://susycursos.com/contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench para el display de 4 dígitos de 7 segmentos.
Última parte del código del testbench para el display de 4 dígitos de 7 segmentos.
Forma de ondas del display de 4 dígitos de 7 segmentos.

Lección 8.V35. Testbench para el sumador genérico de magnitudes. Varias tablas (array). For…loop.

En este video te muestro un testbench para el sumador genérico de magnitudes de N bits. Uso tablas para generar los estímulos de entrada (type … array) y también los valores esperados de la suma y del acarreo de salida. Con un simple for…loop verifico los 11 casos que elegí en las tablas. Uso los atributos ‘range e ‘image. Incluyo el package numeric_std para poder usar la función: to_integer.
Para finalizar uso el testbench para simular y te muestro el resultado.
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Primera parte del código del testbench del sumador genérico de magnitudes.
Última parte del código del testbench del sumador genérico de magnitudes.

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
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Primera parte del código del testbench del codificador de prioridad de 4 a 2.
Segunda parte del código del testbench del codificador de prioridad de 4 a 2.
Última parte del código del testbench del codificador de prioridad de 4 a 2.

Lección 7.V29.1. Testbench para el decodificador de 3 a 8 con habilitación.

En este video te explico cómo escribir un banco de pruebas (testbench) para un decodificador de 3 a 8 con entrada de habilitación. Uso el ModelSim de Intel-Altera, versión 10.5b. Muestro las formas de ondas generadas. Te explico cómo dar por terminada la simulación y cómo cerrar el proyecto.
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Testbench de un decodificador de 3 a 8 con habilitación. parte del cuerpo de la arquitectura.

Lección 7.V28.2. Simulación de la AND2 usando el testbench.

En este video continuo con el ejemplo que estábamos analizando de la simulación de la compuerta AND de 2 entradas, te muestro cómo realizar la simulación creando las formas de las señales. Te familiarizo con el ModelSim explicándote cómo se realiza una nueva simulación cuando se hace alguna modificación, cómo se pueden medir tiempos usando dos cursores y cómo mostrar toda la simulación en el ancho de la ventana (usando la lupa azul).
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Simulación a través de testbench.

Lección 4.V23. Descripción NAND genérica.

Puedes ver el código en mi post Lección 4. VHDL descripción algorítmica. https://susycursos.com/2018/09/03/leccion-4-arquitectura-algoritmica/ . A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. https://susycursos.com/contactame/

Lección 3.V21. Árbol de paridad genérico.

Descripción VHDL de un árbol de paridad genérico, de N bits. Defino un proceso explícito, process y una variable. Uso una sentencia secuencial for…loop. Comento la diferencia entre señales y variables y entre procesos implícitos y explícitos. Uso una etiqueta, label. Te muestro el RTL Viewer y el resultado de la simulación. Puedes ver el código en mi post Lección 3. VHDL por comportamiento. https://susycursos.com/blog/page/6/. A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice.  https://susycursos.com/contactame/