Etiqueta: sentencia for loop

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” http://susycursos.com/contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench del codificador de prioridad de 4 a 2.
Segunda parte del código del testbench del codificador de prioridad de 4 a 2.
Última parte del código del testbench del codificador de prioridad de 4 a 2.

Lección 7.V30.2. Testbench optimizado para el multiplexor de 4 canales. Uso “for” anidados.

En este video te muestro una optimización del testbench para el multiplexor de 4 canales de manera de probar las 64 combinaciones posibles de las entradas. Lo resuelvo con un for anidado dentro de otro for.
Para finalizar uso el testbench para simular y te muestro el resultado.
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Lección 7.V29.2. Testbench usando “for” para el decodificador 3 a 8 con habilitación.

En este video te muestro cómo generar los estímulos y controlar si la salida del decodificador es la esperada usando una sentencia “for”. Vemos que hay que realizar adaptaciones al testbench anterior cuando usamos la sentencia for, incluir el package numeric_std y usar un atributo ‘image. En la simulación comparo con las formas de ondas generadas en el testbench anterior y veo las limitaciones que se obtienen en la simulación cuando usamos la sentencia “for” para generar las señales.
Para finalizar uso el testbench para simular y te muestro el resultado.
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Lección 3.V21. Árbol de paridad genérico.

Descripción VHDL de un árbol de paridad genérico, de N bits. Defino un proceso explícito, process y una variable. Uso una sentencia secuencial for…loop. Comento la diferencia entre señales y variables y entre procesos implícitos y explícitos. Uso una etiqueta, label. Te muestro el RTL Viewer y el resultado de la simulación. Puedes ver el código en mi post Lección 3. VHDL por comportamiento. http://susycursos.com/blog/page/6/. A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice.  http://susycursos.com/contactame/