Lección 15.V102. Sumador serie. Casteo y acondicionamiento de operandos.

En este video describo un sumador serie basado en dos registros de desplazamiento, un sumador completo de 1 bit y un flip-flop tipo D, como muestro en un esquema. Explico cómo generar el flip-flop D y porqué es necesario incluirlo. Explico una solución para realizar la suma de 1 bit cuando los operandos contienen 1 solo bit de un std_logic_vector. Te muestro ejemplos de sumas realizadas de esta manera.

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Lección 13.V86. Descripción de un contador Johnson o Moebius de módulo impar. Hardware generado.

En este video te explico la descripción de un contador Johnson o Moebius de módulo impar. Para lograrlo se debe saltear uno de los estados, por ejemplo, aquel que contiene todos sus bis en ‘1’. Uso Technology Map Viewer de la herramienta Tool para analizar el circuito esquemático del circuito sintetizado.

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Lección 13.V83. Contador Johnson o Moebius, módulo par, arranque automático. Hardware generado.

Descripción VHDL de un contador Johnson o Moebius, de módulo par con arranque automático. Uso el Quartus II. Tanto el reset como una determinada condición lo llevan al estado inicial que es el que tiene todos los bits en “0”. El arranque automático asegura que en no más de (N-1) ciclos de reloj el contador entra en secuencia. Vemos el circuito esquemático generado por Technology Map Viewer de la herramienta Tool del Quartus II.

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Lección 13.V80. Descripción: contador en anillo con arranque automático. Hardware generado.

Te describo un contador en anillo con arranque automático, o sea que contempla la posibilidad tanto de que todos sus bits erróneamente estén en ‘0’ como que el contenido tenga más de ‘1’. En el primer caso inmediatamente lo lleva a su estado inicial (el del reset) con el bit más significativo en ‘1’ y el resto en ‘0’. En el segundo caso, en cada ciclo de reloj va limpiando los ‘1’ que hubiera. Uso dos procesos, la señal generada por uno de ellos dispara el otro proceso. Defino una variable. Uso for loop.

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Lección 13. V79. Testbench y simulación del generador de secuencia pseudo-aleatoria de 5 bits.

En este video te explico un testbench para el generador de una secuencia pseudo-aleatoria de 5 bits usando un registro de desplazamiento. Te explico cómo generar un segundo pulso de reset en un momento temporal prefijado. También cómo generar un tiempo de simulación que abarque toda la secuencia generada (para poder verla) y varios ciclos más. Realizo la simulación con el ModelSim. Te explico a qué se debe el warning que produce el Modelsim “Warning: NUMERIC_STD.”=”: metavalue detected, returning FALSE”.

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Lección 13.V78. Descripción de un generador de secuencia pseudo-aleatoria de 5 bits.

Descripción y explicación de un generador de una secuencia pseudo-aleatoria de 5 bits usando un registro de desplazamiento. Este generador cuenta con 32 estados ya que se fuerza el estado con todos los bits en cero. También tiene una señal de reset. Te muestro en una tabla la secuencia generada. Analizo con detalle los esquemáticos generados por RTL y Technology Map Viewer del Quartus II.

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