plaqueta DE1 Intel – Susana Canel. Curso de VHDL

Te muestro la descripción de una memoria estática, sincrónica, con bus de datos bidireccional, SRAM. Luego la instancio en otra descripción, diseñada para usar la plaqueta. Uso un “package” propio en la misma carpeta de trabajo. Allí está la SRAM como componente. Te explico todos los circuitos esquemáticos generados por el RTL Viewer de la herramienta Tool del Netlist Viewers del Quartus II. Finalmente te mostro el funcionamiento en la FPGA Cyclone II de la plaqueta DE1 de Altera.

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Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Descripción de una memoria RAM estática, SRAM, sincrónica, con entrada de datos separada de la salida de datos. Es recomendable que en las FPGA todos los diseños sean sincrónicos, por ese motivo decidí describir una SRAM sincrónica. Intel reconoce el diseño como perteneciente a una memoria y el Quartus incluye un bloque RAM sincrónico propio, dentro de mi diseño. Te muestro el RTL Viewer de Tools, Netlist Viewers del Quartus y lo analizo. Allí se observa el bloque incluido por el Quartus. Luego programo la plaqueta DE1 de Intel-Altera y muestro el correcto funcionamiento.

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Etiqueta: plaqueta DE1 Intel

Lección 19.V128. Descripción: memoria estática sincrónica con bus de datos bidireccional, SRAM. DE1.

Lección 19.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1.