Etiqueta: nivel inicial

Lección 20.V137. Optimización del hardware de la UART RS-232 a 115200 bps. Simulación y prueba en la plaqueta.

En este video te muestro cómo economizar recursos del hardware hasta llegar a la optimización del circuito sintetizado del receptor de la UART RS-232. La velocidad de la comunicación serie es de 115200 bps. Uso la descripción con un único reloj. Te muestro los informes que emite el compilador del Quartus II para las distintas modificaciones de la descripción y también uso la herramienta Netlist Viewers del Quartus para analizar RTL Viewer y Technology Map Viewer para los distintos casos de optimizaciones. Realizo la simulación con el GTKWave. Luego pruebo el correcto funcionamiento usando la plaqueta de Altera DE1, conectada a la computadora a través de la línea RS-232.

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Lección 20.V135. Testbench: receptor de la UART RS-232. Relación entre el baud-rate y el muestreo. Solución. Simulación.

En este video te explico el testbench para probar el receptor de la UART RS-232. Realizo la simulación y te explico las formas de onda de las señales. Analizo el problema que se genera cuando no se elije bien la relación entre el baud-rate y la señal de muestreo de mayor frecuencia. Explico una de las soluciones dejando la otra para un video sucesivo.

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Lección 20.V134. Descripción: receptor de la UART-RS232, baud rate. Circuito sintetizado. Ejecución.

En este video describo un receptor para la UART RS-232, el generador de baud rate y muestro un package propio. Explico el circuito sintetizado, programo la plaqueta DE1 de Altera y muestro el correcto funcionamiento enviando letras desde el teclado de la computadora hacia la plaqueta y mostrando en binario (en leds) el carácter ASCII de las letras.

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Lección 20.V133. Testbench del transmisor de la UART RS-232 enviando un mensaje. Simulación con GTKWave.

En este video te explico el testbench del transmisor de la UART RS-232. Luego simulo con GTKWave y te explico detalladamente las formas de onda. Te muestro un script hecho especialmente para este testbench.

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Lección 20.V132. Transmitiendo un mensaje, RS232, desde el circuito sintetizado a la PC. Descripción.

En este video te muestro una descripción de un transmisor de la UART RS232, transmitiendo un mensaje. Genero un baud-rate genérico. Uso instanciado y un package propio. Analizo el circuito esquemático RTL Viewer generado por Tool del Netlist Viewers del Quartus II. Uso el código ASCII de 8 bits. Pruebo el comportamiento en la plaqueta DE1 de Altera, enviando el mensaje a la computadora. Uso un cable con conversor RS-232 a USB (HL-340) y un driver que tuve que instalar. Muestro en la terminal (PuTTY) cómo van aparece el mensaje. Uso el código ASCII de 8 bits.

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Lección 20. V131. Trasmisor de la UART RS-232. Prueba transmitiendo de la plaqueta a la computadora.

Describo el trasmisor de la UART RS-232. Genero el baud-rate. Uso instanciado y un package propio. Analizo el circuito esquemático RTL Viewer generado por Tool del Netlist Viewers del Quartus II. Programo la plaqueta DE1 de Altera, la conecto via RS-232 con la computadora. Uso un cable con conversor RS-232 a USB y un driver que tuve que instalar . Muestro en la terminal (PuTTY) cómo van apareciendo las letras que voy transmitiendo y que genero con interruptores de la plaqueta. Uso el código ASCII de 8 bits.

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Lección 3.V22. Descripción: memoria estática, asincrónica con bus de datos bidireccional, SRAM.

Muestro una descripción de una memoria estática, asincrónica, con bus de datos bidireccional. Explico el circuito esquemático RTL que generó la herramienta Netlist Viewers del Quartus II. Analizo los warnings de la compilación.

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Lección 19.V130. Simulación de la memoria SRAM estática, sincrónica, con bus bidireccional. Script.

Simulo la memoria SRAM estática, sincrónica, con bus de datos bidireccional, usando el GTKWave. Muestro el contenido interno de la memoria. Explico el funcionamiento del bus bidireccional y de los ciclos de escritura y de lectura. Verifico si se cumplen los tiempos especificados en la hoja de datos de la memoria que usé como referencia. Luego muestro el “script” que realicé para esta simulación y cómo guardar una simulación y recuperar las selecciones con los valores actualizados usando el GTKWave.

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Lección 19.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1.

Descripción de una memoria RAM estática, SRAM, sincrónica, con entrada de datos separada de la salida de datos. Es recomendable que en las FPGA todos los diseños sean sincrónicos, por ese motivo decidí describir una SRAM sincrónica. Intel reconoce el diseño como perteneciente a una memoria y el Quartus incluye un bloque RAM sincrónico propio, dentro de mi diseño. Te muestro el RTL Viewer de Tools, Netlist Viewers del Quartus y lo analizo. Allí se observa el bloque incluido por el Quartus. Luego programo la plaqueta DE1 de Intel-Altera y muestro el correcto funcionamiento.

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Lección 18.V121. Divisor de frecuencia que genera dos frecuencias, 200Hz y 1Hz. Ejecución en la plaqueta DE1 de Altera.

En este video te muestro cómo generar dos frecuencias distintas usando una sentencia “case”. Una frecuencia de 200 Hz, periodo de 5ms y otra de 1 Hz, periodo de 1 s, para usos generales. Te muestro el circuito esquemático generado por Nestlist Viewer de la herramienta Tool del Quartus II. Analizo la cantidad de multiplexores y de flip-flop tipo D necesarios para sintetizar el circuito cuando se usa el atributo “range” al definir una señal como “integer” y la comparo con la cantidad necesaria cuando no se usa ese atributo. Luego programo la plaqueta DE1 de Altera-Intel para verificar el correcto funcionamiento.

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