En este video te muestro cómo definir una función en un package de manera que pueda ser compartida por varios proyectos. Te explico cuáles son las partes del package. Luego compilo y ejecuto usando GHDL y repito esos pasos pero para ModelSim.
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Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.
En este video explico el testbench del contador en secuencia arbitraria. Realizo la simulación con el STKWave y con el ModelSim. Genero un segundo pulso de reset y muestro un posible error y cómo se detecta.
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En este video te muestro cómo funciona el proceso de autocorrección del contador Johnson o Moebius de 4 bits que vimos en los dos videos anteriores. Para generar errores que se podrían dar, por ejemplo por ruido, cambié el código de la descripción de manera que el testbench tuviera la oportunidad de “producir esos códigos prohibidos” y pudiéramos ver cómo el proceso de autocorrección los corrige en como máximo 3 ciclos de reloj. Realizo la simulación con el ModelSim generando las formas de onda. Tuve que adaptar el testbench para usar el ModelSim solo como graficador y agregar la nueva señal de selección.
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Testbench de un contador Johnson o Moebius, de módulo par con arranque automático. Uso el Modelsim para la simulación. Genero el reloj y dos pulsos de reset. Constato en la simulación el correcto funcionamiento.
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En este video te muestro cómo funciona el proceso de autocorrección que vimos en los dos videos anteriores. Para generar errores que se podrían dar en el hardware, cambié el código de la descripción de manera que el testbench tuviera la oportunidad de “producir esos errores” y pudiéramos ver cómo el proceso de autocorrección los corrige en varios ciclos de reloj. Realizo la simulación con el ModelSim generando las formas de onda.
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En este video te explico el testbench de un contador en anillo de 6 bits con arranque automático. Te explico cómo generar un segundo pulso de reset en un momento temporal prefijado. Realizo la simulación con el ModelSim.
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En este video te explico el testbench para el contador genérico, sincrónico, binario, con señales de habilitación y reset sincrónicos y con salidas: estado y cuenta terminal, descripto en el video anterior. El simulador produce el warning: METAVALUE DETECTED. Analizo este warning y explico cómo evitarlo.
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El ModelSim da el siguiente warning cuando simula:
No obstante la decisión que tomó (FALSE) es correcta y vemos en la ventana de forma de ondas las salidas esperadas.
El warning es producido por la sentencia del renglón 39 de la descripción VHDL del contador, debido a que la señal auxQ no tiene un valor definido antes de que llegue el primer flanco creciente de la señal de reloj. El valor false que dio el simulador a la comparación: auxQ = M – 1, es correcto, por lo tanto tc_o tendrá un ‘0’ como valor inicial. Esto no es lo que sucede con el hardware, en el que ese valor no se puede conocer.
Hay una forma de evitar ese warning pero no es recomendable porque algunas FPGA sintetizarán hardware y otras no. Simplemente muestro cuál es pero no la voy a usar. Es mejor tener la información de este warning y estudiar a qué se debe y si para nuestro circuito es o no importante.
En el renglón 24, vemos la modificación, ahora la señal auxQ tiene un valor inicial. Para el simulador esta solución es óptima. No para todas las FPGA.
Cuando compilamos nuevamente con esta modificación y simulamos constatamos que el warning no aparece más en la ventana Transcript del ModelSim.
Vemos que en la ventana de forma de ondas ahora la salida q_o ya no tiene el símbolo ‘U’ de undefined, o sea, no inicializado. El resto está igual que en la anterior simulación.
En este video te explico el testbench para el contador elemental del video anterior. Se trataba de un contador con solo señal de pulsos a contar y la salida del estado de la cuenta. Te explico los problemas que se generan al no partir de un estado inicial conocido. Te muestro el testbench interactuando con la descripción. También analizo qué sucede en el hardware cuando no hay un estado inicial mirando el circuito generado por la herramienta “Technology Map Viewer” del Quartus II.
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Salida de la ventana “transcript” luego de la simulación en el ModelSim.
En este video te muestro la simulación del flip-flop JK, con señal clear y preset. Uso el testbench que te expliqué en el video anterior. Simulo con el ModelSim para verificar el correcto funcionamiento de la descripción y también la generación de la señal del reloj y los distintos tiempos modelizados. Mido el ancho de los pulsos. Analizo la situación en que se activen simultáneamente las dos entradas asincrónicas comprobando que “clear” tiene prioridad sobre “preset”. Analizo los motivos por los cuales el pulso de salida en un caso es menor que los 20 ns usuales.
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En este video te explico el testbench del flip-flop JK, con clear y preset. Modelizo el tiempo para poder generar la señal periódica del reloj. Uso constantes, división entera entre constantes (con truncamiento) para generar el periodo de la señal de reloj. Uso el tipo de datos físico, o sea aquellos que tienen un valor y una unidad, en este caso “time”. Defino una señal de tipo “booleano” para detener un proceso. Uso dos procesos. Uso la función “rising-edge”. Modelizo el tiempo de establecimiento, el tiempo de propagación y genero el ancho de los pulsos. Genero una señal pulsante infinita. Genero distintas situaciones en los valores de las señales de entrada, analizo caso por caso tanto.
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