inferencia de memoria – Susana Canel. Curso de VHDL

Lección 19.V128. Descripción: memoria estática sincrónica con bus de datos bidireccional, SRAM. DE1.

Te muestro la descripción de una memoria estática, sincrónica, con bus de datos bidireccional, SRAM. Luego la instancio en otra descripción, diseñada para usar la plaqueta. Uso un “package” propio en la misma carpeta de trabajo. Allí está la SRAM como componente. Te explico todos los circuitos esquemáticos generados por el RTL Viewer de la herramienta Tool del Netlist Viewers del Quartus II. Finalmente te mostro el funcionamiento en la FPGA Cyclone II de la plaqueta DE1 de Altera.

Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en http://susycursos.com/contactame/.

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Lección 19.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1.

Descripción de una memoria RAM estática, SRAM, sincrónica, con entrada de datos separada de la salida de datos. Es recomendable que en las FPGA todos los diseños sean sincrónicos, por ese motivo decidí describir una SRAM sincrónica. Intel reconoce el diseño como perteneciente a una memoria y el Quartus incluye un bloque RAM sincrónico propio, dentro de mi diseño. Te muestro el RTL Viewer de Tools, Netlist Viewers del Quartus y lo analizo. Allí se observa el bloque incluido por el Quartus. Luego programo la plaqueta DE1 de Intel-Altera y muestro el correcto funcionamiento.

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Lección 10.V50. Descripción de un flip-flop D.

En este video te explico la descripción de un flip-flop D activo por flanco ascendente, que es el circuito secuencial sincrónico más sencillo que hay. Sirve para ver la estructura básica de los circuitos secuenciales sincrónicos o sea aquellos secuenciales que tienen señal de reloj que los sincroniza. Te explico las diferencias con el latch D que vimos anteriormente y que es un dispositivo asincrónico. Uso sentencias secuenciales, como “process” e “if…then”. Comparo la sentencia condicionada secuencial “if…then” con la equivalente concurrente, “when…else”. Te presento nuevas funciones: “rising_edge” y “falling_edge” que permiten detectar respectivamente el flanco ascendente y el descendente de una señal, en este caso aplicadas a la señal de reloj. Analizo los “warnings”. Te muestro el esquemático generado por la herramienta RTL Viewer del Quartus II. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en http://susycursos.com/contactame/

Descripción VHDL de un flip-flop D. Flanco ascendente.

Esquema del flip-flop D disparado por flanco ascendente.

Tabla de verdad del flip-flop D, disparado por flanco ascendente.

Lección 9.V46. Descripción de un biestable (latch) D.

Con este video inicio la segunda parte del curso que consta de las descripciones y los testbenchs de circuitos lógicos secuenciales. Para empezar describo el más sencillos de todos los circuitos que es un biestable (latch) D. Uso la sentencia when…else incompletamente especificada para inferir memoria. Te muestro el esquemático generado por el Technology Map Viewer del Quartus II y te lo explico. Analizo los “warnings” y te muestro y explico los distintos tiempos de propagación del informe producido por la herramienta “timing analyzer”. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar entra en http://susycursos.com/contactame/.

Circuito esquemático generado por el Technology Map Viewer del Quartus II.

Warnings generados por el compilador del Quartus II.

Informe de los peores tiempos dado por el Timing Analyzer del Quartus II.

Lección 4.V23. Descripción NAND genérica.

Puedes ver el código en mi post Lección 4. VHDL descripción algorítmica. http://susycursos.com/2018/09/03/leccion-4-arquitectura-algoritmica/ . A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. http://susycursos.com/contactame/