Lección 9.V46. Descripción de un biestable (latch) D.

Con este video inicio la segunda parte del curso que consta de las descripciones y los testbenchs de circuitos lógicos secuenciales. Para empezar describo el más sencillos de todos los circuitos que es un biestable (latch) D. Uso la sentencia when…else incompletamente especificada para inferir memoria. Te muestro el esquemático generado por el Technology Map Viewer del Quartus II y te lo explico. Analizo los “warnings” y te muestro y explico los distintos tiempos de propagación del informe producido por la herramienta “timing analyzer”. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar entra en https://susycursos.com/contactame/.

Esquema del latch D.
Tabla de verdad del latch D.
Descripción VHDL de un latch D.
Circuito esquemático generado por el Technology Map Viewer del Quartus II.
Warnings generados por el compilador del Quartus II.
Informe de los peores tiempos dado por el Timing Analyzer del Quartus II.

Lección 6.V26. VHDL para síntesis y para simulación.

En este video te explico la diferencia entre VHDL para síntesis y para simulación. Qué son los bancos de prueba o “testbenchs”. Te cuento que a partir de ahora voy a hacer screencast de testbenchs o sea programas en VHDL para probar las descripciones VHDL que vimos y también vamos a ver las simulaciones. Vas a necesitar descargar el ModelSim que viene con el SP del Quartus II, eso te lo explico en el próximo screencast.