datos enumerados – Susana Canel. Curso de VHDL

Lección 20.V134. Descripción: receptor de la UART-RS232, baud rate. Circuito sintetizado. Ejecución.

En este video describo un receptor para la UART RS-232, el generador de baud rate y muestro un package propio. Explico el circuito sintetizado, programo la plaqueta DE1 de Altera y muestro el correcto funcionamiento enviando letras desde el teclado de la computadora hacia la plaqueta y mostrando en binario (en leds) el carácter ASCII de las letras.

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Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

Lección 20.V132. Transmitiendo un mensaje, RS232, desde el circuito sintetizado a la PC. Descripción.

En este video te muestro una descripción de un transmisor de la UART RS232, transmitiendo un mensaje. Genero un baud-rate genérico. Uso instanciado y un package propio. Analizo el circuito esquemático RTL Viewer generado por Tool del Netlist Viewers del Quartus II. Uso el código ASCII de 8 bits. Pruebo el comportamiento en la plaqueta DE1 de Altera, enviando el mensaje a la computadora. Uso un cable con conversor RS-232 a USB (HL-340) y un driver que tuve que instalar. Muestro en la terminal (PuTTY) cómo van aparece el mensaje. Uso el código ASCII de 8 bits.

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Lección 20. V131. Trasmisor de la UART RS-232. Prueba transmitiendo de la plaqueta a la computadora.

Describo el trasmisor de la UART RS-232. Genero el baud-rate. Uso instanciado y un package propio. Analizo el circuito esquemático RTL Viewer generado por Tool del Netlist Viewers del Quartus II. Programo la plaqueta DE1 de Altera, la conecto via RS-232 con la computadora. Uso un cable con conversor RS-232 a USB y un driver que tuve que instalar . Muestro en la terminal (PuTTY) cómo van apareciendo las letras que voy transmitiendo y que genero con interruptores de la plaqueta. Uso el código ASCII de 8 bits.

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Lección 3.V22. Descripción: memoria estática, asincrónica con bus de datos bidireccional, SRAM.

Muestro una descripción de una memoria estática, asincrónica, con bus de datos bidireccional. Explico el circuito esquemático RTL que generó la herramienta Netlist Viewers del Quartus II. Analizo los warnings de la compilación.

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Lección 19.V128. Descripción: memoria estática sincrónica con bus de datos bidireccional, SRAM. DE1.

Te muestro la descripción de una memoria estática, sincrónica, con bus de datos bidireccional, SRAM. Luego la instancio en otra descripción, diseñada para usar la plaqueta. Uso un “package” propio en la misma carpeta de trabajo. Allí está la SRAM como componente. Te explico todos los circuitos esquemáticos generados por el RTL Viewer de la herramienta Tool del Netlist Viewers del Quartus II. Finalmente te mostro el funcionamiento en la FPGA Cyclone II de la plaqueta DE1 de Altera.

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Lección 19.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1.

Descripción de una memoria RAM estática, SRAM, sincrónica, con entrada de datos separada de la salida de datos. Es recomendable que en las FPGA todos los diseños sean sincrónicos, por ese motivo decidí describir una SRAM sincrónica. Intel reconoce el diseño como perteneciente a una memoria y el Quartus incluye un bloque RAM sincrónico propio, dentro de mi diseño. Te muestro el RTL Viewer de Tools, Netlist Viewers del Quartus y lo analizo. Allí se observa el bloque incluido por el Quartus. Luego programo la plaqueta DE1 de Intel-Altera y muestro el correcto funcionamiento.

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Lección 15.V108. Descripción de una máquina de estado antirrebote (debouce). Ejecución en la plaqueta DE1.

Explico una máquina de estados que resuelve el problema del rebote de los interruptores y luego el código para implementarla. Genero, state machine, con la herramienta tools, netlist viewers del Quartus II, comprobando el diseño de la máquina de estados. Uso pin planner para la asignación de terminales. Bajo la descripción, en formato .sof, a la RAM de la FPGA Cyclone II de la plaqueta DE1 de Altera. Acciono el interruptor y el reset para comprobar el correcto funcionamiento. Con cada acción vemos que los 4 leds muestran el incremento de una cuenta en binario. Te muestro todo el proceso de programación de la plaqueta.

Lección 15.V106. Divisor de frecuencia, con 2 contadores anidados. Descripción, testbench y simulación.

En este video te muestro un divisor de frecuencia realizado con dos contadores anidados a fin de poder obtener una frecuencia muy pequeña, Hz, por ejemplo, a partir de frecuencias de decenas de MHz. Realizo la simulación con relaciones de frecuencia pequeñas, 1/24, para poder analizar las formas de las ondas.

Lección 14. V95. Máquina de estado Moore, detector de secuencia, con solapamiento.

Te explico una máquinas de estado con salida Moore. Describo un detector de secuencia con solapamiento. Uso la sentencia case para modelizar la máquina de estados. Uso tipo de datos enumerados para definir los estados. Diseño la máquinas de estados usando dos procesos, uno secuencial y otro combinacional. Explico un diagrama de estados y luego lo traduzco a código VHDL. Uso la herramienta Tool del Quartus II, selecciono Netlist Viewer, RTL (para ver las características de la salida tipo Moore), Technology Map Viewer (vemos que el Quartus usa 4 flip-flop para generar 5 estados) y State Machine Viewer (vemos el diagrama de estados, la tabla de transiciones y la codificación).

Lección 14.V93. Máquina de estado Moore, detector de secuencia, sin solapamiento. Case. State Machine.

Te explico una máquinas de estado con salida Moore. Describo un detector de secuencia sin solapamiento. Uso la sentencia case para modelizar la máquina de estados. Uso tipo de datos enumerados para definir los estados. Te explico las diferencias principales de las salidas tipo Mealy y Moore y algunas ventajas de éstas últimas. Diseño la máquinas de estados usando dos procesos, uno secuencial y otro combinacional. Explico un diagrama de estados y luego lo traduzco a código VHDL. Uso la herramienta Tool del Quartus II, selecciono Netlist Viewer, RTL (para ver las características de la salida tipo Moore), Technology Map Viewer (vemos que el Quartus usa 4 flip-flop para generar 4 estados) y State Machine Viewer (vemos el diagrama de estados, la tabla de transiciones y la codificación).