Lección 12.V73. Testbench y simulación: registro PIPO, sincrónico con habilitación y salida tri-state.

En este video te muestro el testbench para un registro sincrónico PIPO (parallel input parallel output), de 4 bits, con reset sincrónico, habilitación del registro (ce, chip-enable) y habilitación del buffer de salida tri-state (oe, output enable). Luego vemos la simulación. El código del testbench lo puedes ver completo más abajo, ya que no lo expliqué totalmente en el video para no hacerlo demasiado largo. Te muestro cómo sincronizar la señal output enable que en el diseño aparece como asincrónica. Analizo todas las combinaciones de las señales de control de entrada.

Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en https://susycursos.com/contactame/.

Ventana de forma de ondas correspondiente al testbench del registro explicado.

Lección 12.V72. Registro PIPO, sincrónico, habilitación y salida de alta impedancia.

En este video te muestro la descripción VHDL de un registro PIPO (parallel input parallel output), sincrónico, genérico, con habilitación del registro y habilitación de las salidas tri-state. Señales chip-enable y output-enable. Te muestro la sentencia VHDL que permite generar un buffer tri-state. El reset es sincrónico. Luego de compilar, vemos los warnings. Te muestro también el circuito esquemático generado por “Technology Map Viewer” de “Tool” y lo analizo, comprobando la existencia de los buffers tri-state sintetizados.

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