Descripción VHDL de un árbol de paridad genérico, de N bits. Defino un proceso explícito, process y una variable. Uso una sentencia secuencial for…loop. Comento la diferencia entre señales y variables y entre procesos implícitos y explícitos. Uso una etiqueta, label. Te muestro el RTL Viewer y el resultado de la simulación. Puedes ver el código en mi post Lección 3. VHDL por comportamiento. http://susycursos.com/blog/page/6/. A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. http://susycursos.com/contactame/
Etiqueta: árbol de paridad genérico
Lección 3. VHDL por comportamiento.
Circuitos combinacionales genéricos. En estos ejemplos complico algo la sintaxis pero para obtener grandes ventajas al describir dispositivos que no tienen limitaciones en la cantidad de bits, por eso se los llama “genéricos”. En los videos tendrás las explicaciones detalladas de cada descripción.
1. Comparador genérico.
2. Conversor genérico de código Gray a binario natural.
3. Multiplexor genérico de N canales.
4. Sumador genérico de magnitudes.
5. Multiplicador genérico de dos números enteros.
6. Sumador-restador genérico de números enteros.
7. Memoria tipo ROM usada para convertir binario natural a Gray, 4 bits.
8. Decodificador genérico con habilitación activa en alto.
9. Árbol de paridad, genérico, con salidas: paridad par e impar.
