Lección 13. V79. Testbench y simulación del generador de secuencia pseudo-aleatoria de 5 bits.

En este video te explico un testbench para el generador de una secuencia pseudo-aleatoria de 5 bits usando un registro de desplazamiento. Te explico cómo generar un segundo pulso de reset en un momento temporal prefijado. También cómo generar un tiempo de simulación que abarque toda la secuencia generada (para poder verla) y varios ciclos más. Realizo la simulación con el ModelSim. Te explico a qué se debe el warning que produce el Modelsim “Warning: NUMERIC_STD.”=”: metavalue detected, returning FALSE”.

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Lección 12.Curso VHDL.V77. Testbench: reg SISO, SIPO, carga paralelo, reset sincrónico.

En este video te muestro el testbench de un registro de desplazamiento a derecha tipo SISO (serial input serial output) que también es SIPO (serial input parallel output), con carga paralelo, sincrónico y con reset sincrónico. Genero dos pulsos de reset usando “after”. Lo simulo con el ModelSim para comprobar el correcto funcionamiento.

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Lección 12.V75. Testbench del registro SISO/SIPO, sincrónico, desplazamiento a derecha.

En este video te muestro el testbench de un registro SISO (serial input, serial output)/ SIPO(serial input, parallel output), de desplazamiento a derecha, sincrónico, para 5 bits. Como la descripción no tiene la señal de reset, espero 5 ciclos de reloj, con SI=0 para que el registro se encuentre reseteado.

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Lección 12.V73. Testbench y simulación: registro PIPO, sincrónico con habilitación y salida tri-state.

En este video te muestro el testbench para un registro sincrónico PIPO (parallel input parallel output), de 4 bits, con reset sincrónico, habilitación del registro (ce, chip-enable) y habilitación del buffer de salida tri-state (oe, output enable). Luego vemos la simulación. El código del testbench lo puedes ver completo más abajo, ya que no lo expliqué totalmente en el video para no hacerlo demasiado largo. Te muestro cómo sincronizar la señal output enable que en el diseño aparece como asincrónica. Analizo todas las combinaciones de las señales de control de entrada.

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Ventana de forma de ondas correspondiente al testbench del registro explicado.

Lección 11.V69.2. Análisis de un error de la simulación producido por el testbench del contador M.

En este video te muestro cómo falla la simulación en el ModelSim debido a un mal diseño del testbench del contador de módulo 10 que habíamos visto. El error es debido a la forma de generar los pulsos del reset (distinta a la que expliqué en el video anterior). El simulador del ModelSim se “cuelga” y no da ningún informe.

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Este es el código erróneo que no se puede usar en forma simultánea:

Cuando se corre la simulación la ventana Transcript se ve así:

No hay información alguna sobre el resto de la simulación a partir de 0 ps. La simulación no terminó, se “colgó”. No sale ni por verificación exitosa ni por interrupción por error.

Haciendo zoom al inicio de la simulación se puede ver qué sucedió con la señal de reset. La señal de habilitación nunca cambió de estado.

La ventana de forma de ondas antes de hacer el zoom, se veía así:

Lección 11.V69.1. Testbench y simulación del contador sincrónico, módulo M (decimal).

En este video te explico el testbench de un contador de módulo genérico, probado para módulo 10 (contador decimal). Genero un pulso de reset al principio para dar el valor inicial a las señales y otro pulso para resetear el contador cuando estaba funcionando normalmente. Pruebo la señal de habilitación activa e inactiva. Simulo para comprobar el correcto funcionamiento. Te explico el “warning” por “metavalue” que genera el ModelSim y porqué no es importante.

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Generación de los pulsos de reset:

Warning que aparece en la ventana Transcript del ModelSim cuando se ejecuta la simulación:

Lección 11.V67. Testbench del contador binario, sincrónico, bidireccional.

En este video explico el testbench del contador sincrónico, genérico, bidireccional. Y luego lo uso para simular. Genera la señal periódica del reloj, genera un pulso de reset. El reset le da un estado inicial a la cuenta. Modeliza el tiempo de establecimiento y tiempos de propagación. Genera secuencias ascendentes de conteo, luego descendentes. Habilita e inhabilita al contador.

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Lección 11.V65. Testbench. Simulación. Metavalue. Contador con habilitación y reset sincrónicos, estado y cuenta terminal.

En este video te explico el testbench para el contador genérico, sincrónico, binario, con señales de habilitación y reset sincrónicos y con salidas: estado y cuenta terminal, descripto en el video anterior. El simulador produce el warning: METAVALUE DETECTED. Analizo este warning y explico cómo evitarlo.

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El ModelSim da el siguiente warning cuando simula:

No obstante la decisión que tomó (FALSE) es correcta y vemos en la ventana de forma de ondas las salidas esperadas.

El warning es producido por la sentencia del renglón 39 de la descripción VHDL del contador, debido a que la señal auxQ no tiene un valor definido antes de que llegue el primer flanco creciente de la señal de reloj. El valor false que dio el simulador a la comparación: auxQ = M – 1, es correcto, por lo tanto tc_o tendrá un ‘0’ como valor inicial. Esto no es lo que sucede con el hardware, en el que ese valor no se puede conocer.

Hay una forma de evitar ese warning pero no es recomendable porque algunas FPGA sintetizarán hardware y otras no. Simplemente muestro cuál es pero no la voy a usar. Es mejor tener la información de este warning y estudiar a qué se debe y si para nuestro circuito es o no importante.

En el renglón 24, vemos la modificación, ahora la señal auxQ tiene un valor inicial. Para el simulador esta solución es óptima. No para todas las FPGA.

Cuando compilamos nuevamente con esta modificación y simulamos constatamos que el warning no aparece más en la ventana Transcript del ModelSim.

Vemos que en la ventana de forma de ondas ahora la salida q_o ya no tiene el símbolo ‘U’ de undefined, o sea, no inicializado. El resto está igual que en la anterior simulación.

Lección 11.V63. Testbench y simulación del contador sincrónico, con reset sincrónico.

En este video te explico el testbench del contador sincrónico, genérico, binario, con módulo potencia de dos y con reset sincrónico. El reset sincrónico la da un estado inicial. Te muestro cómo se genera la señal de reset y qué ancho aproximado debería tener. Realizo la simulación y la explico.

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Lección 11.V61. Explicación y testbench sobre las limitaciones del contador sin una señal de reset.

En este video te explico el testbench para el contador elemental del video anterior. Se trataba de un contador con solo señal de pulsos a contar y la salida del estado de la cuenta. Te explico los problemas que se generan al no partir de un estado inicial conocido. Te muestro el testbench interactuando con la descripción. También analizo qué sucede en el hardware cuando no hay un estado inicial mirando el circuito generado por la herramienta “Technology Map Viewer” del Quartus II.

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Salida de la ventana “transcript” luego de la simulación en el ModelSim.