Lección 19.V128. Descripción: memoria estática sincrónica con bus de datos bidireccional, SRAM. DE1.

Te muestro la descripción de una memoria estática, sincrónica, con bus de datos bidireccional, SRAM. Luego la instancio en otra descripción, diseñada para usar la plaqueta. Uso un “package” propio en la misma carpeta de trabajo. Allí está la SRAM como componente. Te explico todos los circuitos esquemáticos generados por el RTL Viewer de la herramienta Tool del Netlist Viewers del Quartus II. Finalmente te mostro el funcionamiento en la FPGA Cyclone II de la plaqueta DE1 de Altera.

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Lección 19.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1.

Descripción de una memoria RAM estática, SRAM, sincrónica, con entrada de datos separada de la salida de datos. Es recomendable que en las FPGA todos los diseños sean sincrónicos, por ese motivo decidí describir una SRAM sincrónica. Intel reconoce el diseño como perteneciente a una memoria y el Quartus incluye un bloque RAM sincrónico propio, dentro de mi diseño. Te muestro el RTL Viewer de Tools, Netlist Viewers del Quartus y lo analizo. Allí se observa el bloque incluido por el Quartus. Luego programo la plaqueta DE1 de Intel-Altera y muestro el correcto funcionamiento.

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Lección 18.V126.Diseño estructural, sumador serie, divisor de frecuencia, antirrebote, conversores de binario a BCD y de BCD a 7segmentos.

En este video completo el diseño estructural de un sumador serie, instanciando los módulos: divisor de frecuencia, antirrebote, sumador serie, conversor de binario natural a dos dígitos BCD empaquetados (en 8 bits) y conversor de BCD a 7 segmentos. Te muestro el correcto funcionamiento en la plaqueta DE1 de Altera. Las entradas las realizo a través de interruptores y las salidas a través de LEDs y de un display de 4 dígitos de 7 segmentos. Muestro también el circuito esquemático generado por Tools, Netlist Viewera, RTL Viewer del Quartus II, comprobando el correcto instanciado de los módulos.

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Lección 18.V125. Diseño estructural: divisor de frecuencia, anti rebote, sumador serie. Ejecución.

En este video te explico el siguiente bloque del diseño estructural, el que contiene los módulos del divisor de frecuencia, del anti rebote y del sumador y usa LEDs para ver las salidas. Además uso el RTL Viewer de la herramienta Tools, Netlist Viewera del Quartus II, para verificar el circuito sintetizado y la máquina de estados del módulo del sumador serie. Luego programo la plaqueta DE1 de Altera y verifico el correcto funcionamiento del hardware sintetizado.

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Lección 18.V122. 1era.Parte: diseño estructural sincrónico, sumador serie. Ejecución en la plaqueta.

Primera parte del diseño estructural secuencial sincrónico de un sumador serie para ejecutar en una plaqueta. Instanciado de componentes. Comienzo explicando los dos 1eros. módulos a instanciar. Definición de señales para unir módulos. Uso de un package propio. Problemas con las distintas frecuencias de operación, a partir de un único oscilador. Necesidad del reset asincrónico en uno de los módulos. Máquinas de estado. Te muestro el circuito esquemático que genera Tool, Netlist Viewers del Quartus II, analizando la máquina de estados del antirrebote. Para finalmente programar la plaqueta DE1 de Altera y ver la ejecución.

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Lección 18.V121. Divisor de frecuencia que genera dos frecuencias, 200Hz y 1Hz. Ejecución en la plaqueta DE1 de Altera.

En este video te muestro cómo generar dos frecuencias distintas usando una sentencia “case”. Una frecuencia de 200 Hz, periodo de 5ms y otra de 1 Hz, periodo de 1 s, para usos generales. Te muestro el circuito esquemático generado por Nestlist Viewer de la herramienta Tool del Quartus II. Analizo la cantidad de multiplexores y de flip-flop tipo D necesarios para sintetizar el circuito cuando se usa el atributo “range” al definir una señal como “integer” y la comparo con la cantidad necesaria cuando no se usa ese atributo. Luego programo la plaqueta DE1 de Altera-Intel para verificar el correcto funcionamiento.

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V104. Instalación Quartus II, versión 20.1 para Linux.

En este video te muestro de dónde descargar la versión 20.1 del Quatus II de Intel para Linux. Elegí la opción de archivos individuales porque pesa algunos Gb menos que la completa. Junto con el Quartus descargué el ModelSim, un dispositivo FPGA y otro CPLD. Tanto el Quartus como el ModelSim son de extensión .run. Para instalar el Quartus desde la línea de comandos me encontré con dos problemas, primero, el nombre del archivo estaba encerrado entre comillas, lo tuve que renombrar y segundo, no era ejecutable, ni para el grupo ni para cualquiera (faltaban las correspondientes “x”), lo tuve que hacer ejecutable. Finalmente lo corrí con un diseño para corroborar el correcto funcionamiento.Observaciones: 1. Comprobé que es más sencillo instalarlo y ejecutarlo directamente desde Dolphi, dos clic y listo.2. No necesité agregar ninguna biblioteca probablemente porque ya tenía instalada otra versión del Quartus II y había tenido que agregar manualmente una serie de bibliotecas. Si no es tu caso, tienes que armarte de paciencia e ir buscando en la Web las bibliotecas que faltan, las agregas y finalmente va a funcionar.3. He bajado también la versión completa de 6.4 Gb, que no recomiendo. Esa versión es de extensión .tar. La ventaja es que la instalación resultó mucho más sencilla.4. Si bajas una versión vieja puede ser que funcione en 32 bits, por ejemplo la que yo necesité, la 13.0, y dependiendo de la versión de Linux que tengas, vas a necesitar bajar la arquitectura de 32 bits, porque va a estar corriendo por primera vez en ese Linux un programa de 32 bits. No hay garantía de que no necesites además bajar bibliotecas.

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Lección 15.V102. Sumador serie. Casteo y acondicionamiento de operandos.

En este video describo un sumador serie basado en dos registros de desplazamiento, un sumador completo de 1 bit y un flip-flop tipo D, como muestro en un esquema. Explico cómo generar el flip-flop D y porqué es necesario incluirlo. Explico una solución para realizar la suma de 1 bit cuando los operandos contienen 1 solo bit de un std_logic_vector. Te muestro ejemplos de sumas realizadas de esta manera.

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Lección 15.V101. Función de resolución. Aplicación a un multiplexor con salida de alta impedancia.

En este video te explico que es la función de resolución y la aplico a un caso concreto de un multplexor de dos canales, con salida de alta impedancia, Z. Además cómo se modeliza una entrada con pull-up y otra con pull-down. También te cuento los posibles problemas que puedes encontrar con los compiladores y los simuladores. Te muestro la el package std_1164.vhdl y dónde puedes encontrar la tabla de doble entrada para analizar la función de reolución. También te explico cómo modelizar un pull-up y un pull-down y cómo funcionan.

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Lección 14. V95. Máquina de estado Moore, detector de secuencia, con solapamiento.

Te explico una máquinas de estado con salida Moore. Describo un detector de secuencia con solapamiento. Uso la sentencia case para modelizar la máquina de estados. Uso tipo de datos enumerados para definir los estados. Diseño la máquinas de estados usando dos procesos, uno secuencial y otro combinacional. Explico un diagrama de estados y luego lo traduzco a código VHDL. Uso la herramienta Tool del Quartus II, selecciono Netlist Viewer, RTL (para ver las características de la salida tipo Moore), Technology Map Viewer (vemos que el Quartus usa 4 flip-flop para generar 5 estados) y State Machine Viewer (vemos el diagrama de estados, la tabla de transiciones y la codificación).

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