Curso de VHDL (blog)

Lección 13.V83. Contador Johnson o Moebius, módulo par, arranque automático. Hardware generado.

Descripción VHDL de un contador Johnson o Moebius, de módulo par con arranque automático. Uso el Quartus II. Tanto el reset como una determinada condición lo llevan al estado inicial que es el que tiene todos los bits en “0”. El arranque automático asegura que en no más de (N-1) ciclos de reloj el contador entra en secuencia. Vemos el circuito esquemático generado por Technology Map Viewer de la herramienta Tool del Quartus II.

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Lección 13.V82. Verificación del funcionamiento del autocorrector del contador en anillo.

En este video te muestro cómo funciona el proceso de autocorrección que vimos en los dos videos anteriores. Para generar errores que se podrían dar en el hardware, cambié el código de la descripción de manera que el testbench tuviera la oportunidad de “producir esos errores” y pudiéramos ver cómo el proceso de autocorrección los corrige en varios ciclos de reloj. Realizo la simulación con el ModelSim generando las formas de onda.

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Lección 13.V81. Testbench de un contador en anillo con arranque automático.

En este video te explico el testbench de un contador en anillo de 6 bits con arranque automático. Te explico cómo generar un segundo pulso de reset en un momento temporal prefijado. Realizo la simulación con el ModelSim.

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Lección 13.V80. Descripción: contador en anillo con arranque automático. Hardware generado.

Te describo un contador en anillo con arranque automático, o sea que contempla la posibilidad tanto de que todos sus bits erróneamente estén en ‘0’ como que el contenido tenga más de ‘1’. En el primer caso inmediatamente lo lleva a su estado inicial (el del reset) con el bit más significativo en ‘1’ y el resto en ‘0’. En el segundo caso, en cada ciclo de reloj va limpiando los ‘1’ que hubiera. Uso dos procesos, la señal generada por uno de ellos dispara el otro proceso. Defino una variable. Uso for loop.

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Lección 13. V79. Testbench y simulación del generador de secuencia pseudo-aleatoria de 5 bits.

En este video te explico un testbench para el generador de una secuencia pseudo-aleatoria de 5 bits usando un registro de desplazamiento. Te explico cómo generar un segundo pulso de reset en un momento temporal prefijado. También cómo generar un tiempo de simulación que abarque toda la secuencia generada (para poder verla) y varios ciclos más. Realizo la simulación con el ModelSim. Te explico a qué se debe el warning que produce el Modelsim “Warning: NUMERIC_STD.”=”: metavalue detected, returning FALSE”.

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Lección 13.V78. Descripción de un generador de secuencia pseudo-aleatoria de 5 bits.

Descripción y explicación de un generador de una secuencia pseudo-aleatoria de 5 bits usando un registro de desplazamiento. Este generador cuenta con 32 estados ya que se fuerza el estado con todos los bits en cero. También tiene una señal de reset. Te muestro en una tabla la secuencia generada. Analizo con detalle los esquemáticos generados por RTL y Technology Map Viewer del Quartus II.

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Lección 12.Curso VHDL.V77. Testbench: reg SISO, SIPO, carga paralelo, reset sincrónico.

En este video te muestro el testbench de un registro de desplazamiento a derecha tipo SISO (serial input serial output) que también es SIPO (serial input parallel output), con carga paralelo, sincrónico y con reset sincrónico. Genero dos pulsos de reset usando “after”. Lo simulo con el ModelSim para comprobar el correcto funcionamiento.

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Lección 12.V76. Descripción: registro SISO, SIPO, carga paralelo, sincrónico, genérico, con reset.

En este video te muestro la descripción de un registro de desplazamiento a derecha tipo SISO (serial input serial output) que también es SIPO (serial input parallel output), con carga paralelo, sincrónico y con reset sincrónico. Te muestro el circuito esquemático Technology Map Viewer generado por tool del Quartus II. La señal “serial input” entra al bit más significativo del registro que se encuentra a la izquierda. Uso la concatenación de vectores para generar el nuevo contenido del registro

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Lección 12.V75. Testbench del registro SISO/SIPO, sincrónico, desplazamiento a derecha.

En este video te muestro el testbench de un registro SISO (serial input, serial output)/ SIPO(serial input, parallel output), de desplazamiento a derecha, sincrónico, para 5 bits. Como la descripción no tiene la señal de reset, espero 5 ciclos de reloj, con SI=0 para que el registro se encuentre reseteado.

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Lección 12.V74. Descripción: registro SISO/SIPO, genérico, sincrónico, desplazamiento a derecha.

En este video te muestro la descripción de un registro SISO (serial input, serial output)/ SIPO(serial input, parallel output), de desplazamiento a derecha, sincrónico y genérico. La señal “serial input” entra al bit más significativo del registro que se encuentra a la izquierda y el bit menos significativo sale por la derecha a “serial output” (bit menos significativo de la salida en paralelo). Este ejemplo también consta de salida paralelo de manera que también es un registro SIPO. Uso la concatenación de vectores para generar el nuevo contenido del registro.

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