Lección 18.V124. Descripción como máquina de estado, testbench y simulación de un sumador serie.

En este video realizo una nueva descripción de un sumador serie, esta vez como máquina de estado. Uso la sentencia “case”. Porqué necesité usar reset asincrónico. Te explico las dificultades que tuve para solucionar un comportamiento muy particular que descubrí al sintetizar el circuito en la plaqueta DE1 y que también obtuve en el testbench. Te explico la solución. Luego explico el testbench y la simulación con GTKwave.

Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en https://susycursos.com/contactame/.

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.

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